恒流源在電路分析練習(xí)和網(wǎng)絡(luò)定理中占有重要地位，然后它們似乎或多或少消失了。。。除非你是IC設(shè)計(jì)師。盡管在典型 PCB 設(shè)計(jì)中很少遇到，但電流源在模擬 IC 領(lǐng)域卻無(wú)處不在。這是因?yàn)樗鼈?1) 用于偏置，2) 作為有源負(fù)載。

偏置： 用作線性放大器的晶體管需要偏置，以便它們?cè)谄鋫鬏斕匦缘睦硐氩糠止ぷ?。?IC 設(shè)計(jì)中實(shí)現(xiàn)此目的的方法是使預(yù)定電流流過(guò)晶體管的漏極（對(duì)于 MOSFET）或集電極（對(duì)于 BJT）。該預(yù)定電流需要穩(wěn)定并且獨(dú)立于電流源組件兩端的電壓。當(dāng)然，沒(méi)有任何實(shí)際電路能夠完全穩(wěn)定或完全不受電壓變化的影響，但正如工程中通常的情況一樣，完美并不是必需的。

有源負(fù)載： 在放大器電路中，可以使用電流源代替集電極/漏極電阻。這些“有源負(fù)載”提供更高的電壓增益，并允許電路在較低的電源電壓下正常工作。此外，相對(duì)于電阻器，IC 制造技術(shù)更青睞晶體管。

在整篇文章中，我將電流源的輸出稱為“偏置電流”或 I BIAS，因?yàn)槲艺J(rèn)為偏置應(yīng)用是思考該電路基本功能的更直接的工具。

MOSFET恒流源電路

這是基本的 MOSFET 恒流源：

基本MOSFET恒流源

在我看來(lái)，它非常簡(jiǎn)單——兩個(gè) NMOS 晶體管和一個(gè)電阻。讓我們看看這個(gè)電路是如何工作的。

正如您所看到的，Q 1的漏極與其柵極短路。這意味著V G = V D，因此V GD = 0 V。那么，Q 1處于截止區(qū)、三極管區(qū)還是飽和區(qū)？它不能處于截止?fàn)顟B(tài)，因?yàn)槿绻麤](méi)有電流流過(guò)溝道，柵極電壓將處于 V DD，因此 V GS將大于閾值電壓 V TH（我們可以安全地假設(shè) V DD更高）比 VTH ）。這意味著 Q 1將始終處于飽和狀態(tài)（也稱為“活動(dòng)”模式），因?yàn)?V GD= 0 V，表達(dá) MOSFET 飽和條件的一種方式是 V GD必須小于 V TH。

如果我們回想一下，沒(méi)有穩(wěn)態(tài)電流流入 MOSFET 的柵極，我們可以看到參考電流 I REF將與 Q 1的漏極電流相同。我們可以通過(guò)為 R SET選擇適當(dāng)?shù)闹祦?lái)定制該參考電流。那么這一切與問(wèn)題2有什么關(guān)系呢？飽和狀態(tài)下 MOSFET 的漏極電流受溝道寬長(zhǎng)比和柵源電壓的影響：

\[I_D=\frac{1}{2}\mu_nC_{ox}\frac{W}{L}(V_{GS}-V_{TH})^2\]

此時(shí)我們忽略通道長(zhǎng)度調(diào)制；因此，如公式所示，漏極電流不受漏極至源極電壓的影響?，F(xiàn)在請(qǐng)注意，兩個(gè) FET 的源極都接地，并且它們的柵極短路在一起，換句話說(shuō)，兩個(gè) FET 都具有相同的柵源電壓。因此，如果我們假設(shè)兩個(gè)器件具有相同的溝道尺寸，則無(wú)論 Q 2漏極處的電壓如何，它們的漏極電流都將相等。該電壓標(biāo)記為 V CS ，表示電流源元件兩端的電壓；這有助于提醒我們問(wèn)題2與任何性能良好的電流源一樣，它產(chǎn)生的偏置電流不受其端子間電壓的影響。另一種說(shuō)法是 Q 2具有無(wú)窮大的輸出電阻：

Q2 輸出電阻無(wú)窮大 圖解

在這些條件下，即使 V CS非常高，也沒(méi)有電流流過(guò)輸出電阻 R O 。這意味著偏置電流始終等于參考電流。

該電路的通用名稱是“電流鏡”。您可能會(huì)明白原因 - 右側(cè)晶體管產(chǎn)生的電流鏡像（即相似）流經(jīng)左側(cè)晶體管的參考電流。當(dāng)您考慮到典型示意圖所表現(xiàn)出的視覺(jué)對(duì)稱性時(shí)，這個(gè)名稱就特別合適。

順便說(shuō)一句，較舊的 IC 通常需要一個(gè)外部電阻器用于 R SET。然而，如今，制造商使用經(jīng)過(guò)微調(diào)的片上電阻器，以達(dá)到足夠的精度。

晶體管保持飽和的重要性

對(duì)這個(gè)電路的理想化分析的個(gè)主要冒犯是，當(dāng)晶體管不飽和時(shí)，一切都會(huì)崩潰。如果 Q 2位于三極管（又稱線性）區(qū)域，則漏極電流將高度依賴于 V DS。換句話說(shuō)，我們不再有電流源，因?yàn)槠秒娏魇艿?V CS的影響。我們知道Q 2的柵漏電壓必須小于閾值電壓才能保持飽和。

另一種說(shuō)法是，當(dāng)漏極電壓變得低于柵極電壓V TH伏時(shí)，Q 2將離開(kāi)飽和區(qū)。我們無(wú)法給出一個(gè)的數(shù)字，因?yàn)闁艠O電壓和閾值電壓都會(huì)因一種實(shí)現(xiàn)方式而異。

一個(gè)合理的例子如下：產(chǎn)生所需偏置電流所需的柵極電壓約為0.9V，閾值電壓為0.6V；這意味著只要 V CS保持在約 0.3 V 以上，我們就可以保持飽和。

通道長(zhǎng)度調(diào)制

不幸的是，即使我們的整體電路設(shè)計(jì)確保 Q 2始終處于飽和狀態(tài)，我們的 MOSFET 電流源也并不完全理想。罪魁禍?zhǔn)资峭ǖ篱L(zhǎng)度調(diào)制。

飽和區(qū)的本質(zhì)是當(dāng)柵漏電壓不超過(guò)閾值電壓時(shí)存在的“夾斷”溝道。

夾斷通道

這個(gè)想法是，在溝道被夾斷后，漏極電流變得與 V DS無(wú)關(guān)，因?yàn)槁O電壓的進(jìn)一步增加不會(huì)影響溝道的形狀。但實(shí)際上，V DS的增加會(huì)導(dǎo)致“夾斷點(diǎn)”向源極移動(dòng)，這樣即使 FET 處于飽和狀態(tài)，漏極電壓對(duì)漏極電流的影響也很小。結(jié)果可以表示如下：

夾斷點(diǎn)

I BIAS現(xiàn)在是 I REF（由 R SET確定）和 I ERROR（流經(jīng)輸出電阻的電流）之和。I ERROR遵循簡(jiǎn)單的歐姆定律關(guān)系：較高的 V CS意味著更多的 I ERROR以及更多的 I BIAS，因此電流源不再獨(dú)立于其端子上的電壓。

調(diào)整和轉(zhuǎn)向

當(dāng)您意識(shí)到這個(gè)方便的電流源電路有多么靈活時(shí)，它會(huì)變得更好。首先讓我們看看如何調(diào)整 Q 2生成的電流。到目前為止，我們假設(shè)生成的電流與參考電流相同，但這僅當(dāng)晶體管具有相同的溝道寬度與溝道長(zhǎng)度之比時(shí)才是正確的。請(qǐng)記住飽和模式漏極電流的方程式：

\[I_D=\frac{1}{2}\mu_nC_{ox}\frac{W}{L}(V_{GS}-V_{TH})^2\]

電流轉(zhuǎn)向

這種巧妙的安排使我們能夠從一個(gè)參考電流生成多個(gè)偏置電流。更好的是，這些電流中的每一個(gè)都可以不同——只需調(diào)整寬長(zhǎng)比即可單獨(dú)修改它們。

結(jié)論

我們介紹了基本 MOSFET 恒流源的操作和功能，還討論了其局限性。正如形容詞“基本”所暗示的那樣，那里有更好的電路。但基本電路是一個(gè)很好的起點(diǎn)，因?yàn)殡p晶體管電流鏡仍然是高性能拓?fù)涞母拍睢?/p>