隨著硅技術(shù)的進(jìn)步，ASIC 密度更高，邏輯電壓隨之降低。較低的電壓與較高的電流要求相結(jié)合，要求電源具有更嚴(yán)格的容差。從 PCB 到芯片的電源控制是本研究的主題。使用典型旁路值的頻率掃描仿真表明，分立封裝電容器并不是降低芯片電源波動(dòng)的重要因素。PCB 電源上的小升壓可以提供更經(jīng)濟(jì)的解決方案來管理器件電源。

高性能 ASIC 的封裝設(shè)計(jì)包括電源層優(yōu)化和封裝旁路電容器的適當(dāng)放置 - 在某些情況下還需要添加外部放置的分立電容器。這會(huì)產(chǎn)生的供電網(wǎng)絡(luò)系統(tǒng)和符合規(guī)格的電壓容差。本研究重點(diǎn)研究低電感封裝電容器在降低電源抖動(dòng)方面的效果。與 I/O 電源不同，各種頻率組件消耗的電流不容易確定。因此，整體電源旁路方案需要涵蓋整個(gè)估計(jì)工作頻率范圍的容差要求。

基板有效電源電感

IC 封裝的主要功能之一是將電源從 PCB 輸送到芯片的中心。基板中的電源/接地引腳分配和參考平面層堆疊旨在限度地減少寄生電阻和電感，從而限度地減少芯片上電源電壓的變化。本節(jié)討論由基板電感引起的交流波動(dòng)。基板電阻還會(huì)導(dǎo)致直流電壓下降，這將在后續(xù)部分中進(jìn)行討論。

關(guān)鍵詞：PCB,電源控制