將多個數字信號處理 (DSP) 塊、寬帶數模轉換器 (DAC) 和寬帶模數轉換器 (ADC) 集成到單個單片芯片中，現在可以卸載耗電的 FPGA 資源，以允許更小的占地面積、更低的功耗、增加通道數的平臺，能夠以比以前更高的速率進行采樣。伴隨這一新功能而來的是這些集成電路 (IC) 中的新穎多芯片同步 (MCS) 算法，它允許用戶在為系統(tǒng)供電或以其他方式對系統(tǒng)進行軟件修改時為所有通道實現已知（確定性）相位。因此，這個確定性階段簡化了更廣泛的系統(tǒng)級校準算法，以實現所有通道在輸出或輸入到連接到這些 IC 的前端網絡的同步。本文展示了使用由多個數字轉換器 IC、時鐘源和數字接口組成的 16 通道接收器/發(fā)送器平臺時展示此 MCS 功能的實驗結果。

系統(tǒng)框圖

用于此測試的系統(tǒng)框圖如圖 1 所示，由四個集成 DAC/ADC/DSP IC 組成，每個 IC 由四個 12 GSPS DAC、四個 4 GSPS ADC、12 個數字上變頻器 (DUC) 和 12 個數字下變頻器 (DDC) 塊。

圖 1. 用于演示 MCS 和多通道校準算法的系統(tǒng)框圖。（：Analog Devices）

DUC/DDC 允許在數字域內進行頻率轉換和/或內插/抽取。使用注入到板上的單個 500 MHz 參考時鐘，然后使用參考鎖定時鐘緩沖器生成 MCS 所需的系統(tǒng)參考信號以及基帶處理器 (BBP) 數字接口所需的時鐘。該系統(tǒng)還包含四個獨立的鎖相環(huán) (PLL) 合成器，這些合成器生成從公共參考源為每個數字化 IC 提供時鐘所需的 12 GHz 源。RF 前端連接到每個數字化儀輸出/輸入，它創(chuàng)建一個過濾和放大的信號到/從邊緣發(fā)射的 RF 連接器。實施完整的配電解決方案。系統(tǒng)所需的所有電壓均由單個 12 V 電源產生。

子陣時鐘樹結構

如前所述，子陣列時鐘樹由一個 500 MHz 參考源組成，該參考源被拆分并發(fā)送到四個獨立 PLL 合成器 IC 的參考輸入，如上圖 1 所示。這個 500 MHz 信號也是 10 dB 耦合、放大，并發(fā)送到另一個時鐘緩沖器 IC，負責生成數字接口所需的系統(tǒng)參考 (SYSREF) 和 BBP 時鐘。這個時鐘樹的目標有三個，因為它：

允許單個通道 SYSREF 延遲以糾正 IC 之間的任何走線長度不匹配。

允許單獨的 PLL/合成器相位調整，因此確保各個數字化器 IC 時鐘源之間的同步，以補償系統(tǒng)內任何感應的熱梯度。

使用戶能夠實現數字化 IC 的必要設置和保持要求。

選擇時鐘樹 IC 是為了證明各種電路板布局異常可以在這些芯片中存在的數字和模擬延遲塊的幫助下在軟件和/或硬件中得到糾正。終結果是一個時鐘樹，它可以在每個 IC 的相同采樣時鐘周期內向所有需要的 IC 提供 SYSREF 脈沖。

與基帶處理器的數字接口

四個數字化 IC 各自建立一個與 BBP 的 JESD204B 或 JESD204C 數字鏈路接口。1,2該接口負責通過物理走線 (SERDES) 將 ADC 和 DAC 代碼傳輸到 BBP 或從 BBP 傳輸。此接口中使用的差分 SERDES 走線數稱為此鏈路的通道數 (L)。通過鏈路發(fā)送的轉換器位分辨率被視為 N'。通道化數據路徑（也稱為虛擬轉換器）的數量標記為 M。本文所示結果使用 JESD204C 鏈路，M = 16，N' = 16，DAC 側鏈路 L = 4，M = 8 , N' = 16, L = 2 對于 ADC 端鏈路。

在數字轉換器 IC 和 BBP 之間傳輸和接收數據的速率被稱為通道速率。硅片上的 DSP 模塊（即 DDC/DUC）允許用戶以不同于通過物理通道發(fā)送的數據速率的速率對數字化儀進行采樣。因此，通道速率取決于每個數據路徑的數字抽取/內插數據速率。對于這項工作，使用了 250 MSPS I/Q 數據速率。對于 JESD204C 接口，通道速率定義為：

而對于 JESD204B 接口，通道速率定義為：

本文所示結果對 ADC 和 DAC 端 JESD204C 鏈路使用 16.5 Gbps 的通道速率。

每個 JESD204B/JESD204C 鏈接都可以在不同的子類中建立。這些子類根據是否需要多芯片同步或確定性延遲來分離。對于這項工作，顯示的數據使用 JESD204C 子類 1 模式，因此利用 SYSREF 信號對齊跨系統(tǒng)中存在的多個鏈路傳輸的數字數據部分。具體而言，在此 JESD204C 子類 1 模式中，SYSREF 信號用于對齊本地擴展多塊計數器 (LEMC)，其傳輸速率為：

其中 F 是每個通道每個 JESD 幀的八位字節(jié)數，K 是每個單個多幀的幀數。對于這項工作，F = 8 且 K = 32，因此使用 7.8125 MSPS 的 LEMC 速率。了解此 LEMC 速率很重要，因為任何成功的 MCS 例程都需要證明不是 LEMC 速率整數倍的 RF 頻率能夠實現確定性的上電階段。

多芯片同步方法

在該系統(tǒng)中，寬帶集成 ADC/DAC IC 提供 MCS 電路，以允許所有發(fā)射和接收 RF 通道上的加電確定性相位，即使在 IC 內使用 DUC/DDC DSP 塊時也是如此。此 MCS 功能使用戶能夠在工廠校準期間填充查找表 (LUT)，以限度地減少操作停機時間。任何成功的 MCS 演示都必須能夠為每個嘗試的 RF 頻率、熱梯度和系統(tǒng)電源循環(huán)提供系統(tǒng)內所有通道的確定性相位。

集成 ADC/DAC IC 包含 12 個 DUC 塊和 12 個 DDC 塊，如上圖 1 所示。這些塊中的每一個都包含一個插值 (DUC) 或抽取 (DDC) 子塊，以更改 DAC 數字輸入信號的數據速率或分別為ADC數字化輸出信號。每個 DUC/DDC 中還包含一個復雜的數控振蕩器 (NCO)，它允許在數字域內進行頻率轉換。這些 NCO 中的每一個都能夠進行實時復雜的相位調整，以便可以修改 DAC/ADC 和 BBP 之間的數字信號，以補償各種 SERDES 走線長度不匹配。

這些 ADC/DAC IC 的 MCS 功能負責在數字化儀 IC 數據路徑的所有方面實現相位確定性。實現 MCS 的工作流程如圖 2 所示。

圖 2. MCS 工作流程涉及對齊數據路徑不同部分的單獨功能。（：Analog Devices）

MCS算法可以分為兩個獨立的功能：

性同步：此功能負責對齊通過子陣列系統(tǒng)內所有數字化儀 IC 的物理通道發(fā)送的基帶數據。

NCO 主從同步：此功能負責對齊子陣列系統(tǒng)內所有不同數字化儀 IC 中的所有 NCO。

單次同步功能首先要求用戶定義 JESD 鏈路參數（如 M、N'、L 等），然后為任何所需的 SYSREF 平均配置同步邏輯（如果使用連續(xù)的 SYSREF 脈沖）。此外，所需的 LEMC 延遲可用于強制在 SYSREF 邊沿之后的某個延遲生成 LEMC。完成后，用戶隨后啟用每個數字轉換器 IC 中的單次同步位，然后請求在同一時鐘周期內向每個 IC 發(fā)送 SYSREF 脈沖，如圖 3 所示。

圖 3. MCS 算法使用 SYSREF 信號實現單次同步，使用 GPIO 信號實現 NCO 主從同步以實現確定性相位。（：Analog Devices）

對于該系統(tǒng)，時鐘緩沖器 IC 中引入了模擬精細延遲，以允許所有數字轉換器 IC 同步 SYSREF?？梢詧?zhí)行后續(xù)檢查，通過查詢每個 IC 內的寄存器來驗證單次同步過程是否成功執(zhí)行，這些寄存器提供有關 SYSREF 信號和每個 IC 鏈路的 LEMC 邊界之間相位關系的信息。

一旦測量到穩(wěn)定的相位（即，一旦 SYSREF-LEMC 相位寄存器讀數為 0），用戶便知道所有數字化儀 IC 的 LEMC 已對齊，然后用戶可以繼續(xù)進行 NCO 主從同步過程。對于此活動，為性同步描述的子任務包含在芯片制造商提供的應用程序編程接口 (API) 中。

NCO 主從同步功能首先指定子陣列中的一個數字化儀 IC 作為主芯片，如上圖 3 所示。所有其他數字化儀隨后被視為從屬 IC。主 IC 的設置使得該設備的 GPIO0 引腳配置為輸出并路由到三個從屬數字轉換器 IC 的 GPIO0 網絡。從屬 GPIO0 網絡配置為輸入。然后用戶可以選擇在 SYSREF 脈沖、LEMC 上升沿或 LEMC 下降沿觸發(fā)。對于本文中顯示的數據，LEMC 上升沿用作 NCO 主從同步觸發(fā)源，GPIO 網絡通過 BBP 布線，而不是在子陣列上本地布線。接下來，DDC 同步位先切換為低電平，然后再切換為高電平，以啟動 ADC 端 NCO 同步算法。同樣地，

當請求此觸發(fā)器時，在下一個 LEMC 上升沿，主數字化器 IC 通過其 GPIO0 網絡將主輸出信號置為高電平。該信號傳播到每個從屬設備的 GPIO0 輸入。在下一個 LEMC 邊緣，所有數字化儀 IC 都會經歷 NCO 重置算法。此后，對于 NCO 主從同步算法，任何 LEMC 脈沖都將被忽略。與性同步一樣，這些 NCO 主從同步子任務包含在 API 函數中，以方便用戶使用。

使用單次同步和 NCO 主從同步功能將兩個輸入對準每個 DDC/DUC，這樣每個接收和發(fā)送通道的輸出相位偏移在多個電源循環(huán)后可重復，如圖 4 所示。數據圖 4 中的 顯示了在每次重新啟動期間系統(tǒng)在靜態(tài)熱梯度下運行時，每個接收和發(fā)射通道化器在 100 個功率循環(huán)（由多個實心點表示）內的校準相位偏移。

圖 4. 接收精細 DDC（左）和傳輸精細 DUC（右）在執(zhí)行 MCS 算法時正確對齊。（：Analog Devices）

從該圖中存在的多個點可以看出，給定 DDC/DUC 的每種顏色的點在電源循環(huán)后都緊密聚集到同一位置，從而描繪了該特定通道的確定性相位。對于本次測試中的數據，所有八個通道化器 DUC 都已在發(fā)送端使用，而八個通道化器 DDC 中僅使用了四個。然而，已經證實所有八個通道化器 DDC 在使用 MCS 算法時確實提供了確定性相位。

如果 PLL 合成器采樣時鐘和時鐘 IC SYSREF 在啟動時保持相同的相位關系，則在啟動時發(fā)出此算法會為??每個通道建立確定性相位。然而，任何系統(tǒng)都會經歷熱梯度，這會導致 PLL 時鐘漂移，如果不進行補償，則會導致不同的上電階段。為了補償系統(tǒng)內的熱梯度漂移，該平臺利用 PLL 合成器相位調整。

在本系列文章的下一部分，我們將探討 PLL 合成器相位調整、多個子陣列的可擴展性和系統(tǒng)級校準算法。