作為一種復雜的集成電路，F(xiàn)PGA 系統(tǒng)供電的電源的設(shè)計與一般的電子系統(tǒng)相比，要求也更高，需要具備高精度、高密度、可控性、高效及小型化等的特點。本文系統(tǒng)介紹了 FPGA 電源的不同特性，同時會通過實例，讓工程師更深入地了解各特性的意義，以及 FPGA 規(guī)范約束及其對電源設(shè)計的影響，以便快速完成 FPGA 系統(tǒng)的電源設(shè)計。

前言

FPGA (Field Programmable Gate Arrays) 是現(xiàn)今最復雜的集成電路之一。它們采用先進的晶體管技術(shù)和芯片架構(gòu)實現(xiàn)高性能、小體積的高端產(chǎn)品，而為 FPGA 系統(tǒng)供電的電源與一般的電子系統(tǒng)相比，要求更高。

隨著市場上對 FPGA 系統(tǒng)應用的普及，對其電源解決方案的需求也越來越旺盛，F(xiàn)PGA 電源系統(tǒng)除了需要滿足基本要求外，還需要具備高精度、高密度、可控性、高效及小型化等的特點。

現(xiàn)實中，工程師希望將大部分時間花在編程上，而不想花太多的時間和精力考慮如何設(shè)計合適的電源耗材。所以在本文中，我們會介紹 FPGA 電源的不同特性，同時會通過實例，讓工程師更深入地了解各特性的意義，以及 FPGA 規(guī)范約束及其對電源設(shè)計的影響。

電壓精度

內(nèi)核電源電壓 (Core Power Supply) 是平衡 FPGA 功耗和性能的最重要關(guān)鍵要素之一。規(guī)格書中一般會列出可接受的電壓范圍，但此范圍并不是完整的描述，對 FPGA 而言，電源電壓在滿足線路運作要求的同時，也需要權(quán)衡和優(yōu)化。下圖一是以 Intel 的 Arria 10 FPGA 內(nèi)核電壓要求為例，其也代表了其他 FPGA 內(nèi)核的電壓要求。一般會顯示容差范圍額定電壓，例如 Arria 10 FPGA 為±0.03V，F(xiàn)PGA 會在這個電壓窗口內(nèi)運行得很好，但實際情況比圖片顯示復雜很多。

事實上，F(xiàn)PGA 可以在不同電壓下工作，這具體取決于其特殊的制造公差以及所采用的特定邏輯設(shè)計。即使是同一電壓要求，一個 FPGA 所需的靜態(tài)電壓也可能是與另一個 FPGA 不同，所以在電源設(shè)計時必須要考慮對應 FPGA 的動態(tài)與靜態(tài)之間的變化而自行調(diào)控。

動態(tài)功率和靜態(tài)功率

設(shè)計合適的 FPGA 電源方案，目標是產(chǎn)生恰當?shù)男阅芩絹聿僮骶幊坦δ埽瑴p少不必要的功耗。我們從半導體物理學的角度看，動態(tài)和靜態(tài)功率都隨著內(nèi)核 VDD 的增加而顯著增加，因此我們的目標是讓 FPGA 有足夠電壓來正常運行，以滿足其時間要求——因為過量功耗不但對提高性能沒有任何幫助，相反它會令晶體管漏電流隨著溫度的升溫，消耗更多的不必要的電力。由于這些原因，當務之急是優(yōu)化設(shè)計和工作點的電壓。

該優(yōu)化過程需要非常精確的電源才能獲得成功。如果內(nèi)核電壓低于要求，則 FPGA 可能由于時序錯誤而發(fā)生故障。如果內(nèi)核電壓漂移超過最大規(guī)格，可能會損壞 FPGA，或者可能會在邏輯中產(chǎn)生保持時間故障。所以，必須考慮電源容差范圍來防止所有這些情況，并且僅保證保持在規(guī)格限制內(nèi)的指令電壓。

問題是大多數(shù)電源調(diào)節(jié)器都不夠準確。調(diào)節(jié)電壓可以在被指令電壓附近的公差范圍內(nèi)的任何地方，并且它可以隨負載條件、溫度和老化而漂移?！?%容差的電源即表示可以在 4%的電壓范圍內(nèi)輸出任何值。為了補償電壓處于 2%過低的可能性，被指令電壓必須比滿足時序所需的電壓提高 2%。如果經(jīng)過調(diào)節(jié)器后電壓漂移到高于被指令電壓 2%處，它將比該工作點所需的最小電壓運行高 4%。這仍然符合規(guī)定的 FPGA 所需的電壓要求，卻浪費了大量功率，如下圖 2 所示。

解決這一問題的方案是選擇能夠以更嚴格的電壓容差運行的電源調(diào)節(jié)器。使用具有±0.5%容差的調(diào)節(jié)器，可以在所需的工作頻率下、更接近所需的最小規(guī)格內(nèi)工作，并且保證與所需的電壓相差小于 1%。這樣，好讓 FPGA 在最小功耗的情況下，正常工作。

高電量需求

FPGA 系統(tǒng)中的器件通常需要不同調(diào)節(jié)電壓，例如電壓的內(nèi)核電壓處理器，其要求電壓可以是 0.8V、1.0V、1.2V、1.5V 或 1.8V 等。雖然是低電壓供應，但其密集的晶體管結(jié)構(gòu)及長期保持高速運作的情況下，供電電源方案可能需要 10A 或以上，具體的處理器要求通常決定了其他電源要求，例如負載瞬態(tài)恢復、待機模式等，這需要負載點(Point-of-Load，或簡稱 PoL)穩(wěn)壓電源專為核心電壓設(shè)計。 PoL 穩(wěn)壓電源是一種高性能穩(wěn)壓器，其各 Vout 電壓軌獨立于各自的負載設(shè)置。這有助于解決高瞬態(tài)電流的要求以及諸如 FPGA 高性能半導體器件的低噪聲要求。例如 ADI 公司的 LTM4678 系列，包含兩組能夠同時提供高密度的電源供應輸出，分別為 1V@25A 及 1.8V@25V。

可控性需求

FPGA 中含有大量而復雜編排的晶體管，一塊芯片包含數(shù)億個晶體管，當中被分割成可以設(shè)計并獨立管理的內(nèi)核段、模塊段和隔斷。這些特定的編排是的其具有許多不同電源域，在電壓、電流、紋波和噪聲以外，還包括啟動、關(guān)斷和故障條件期間的序列順序，故可控性的 FPGA 電源需要妥善管理輸出的次序及其電量。

市場中較新的 FPGA 在規(guī)格中會提供針對啟動和關(guān)斷電源時的序列順序提出特定的要求，確保 FPGA 正常開啟及復位，保持最小的電流消耗，并在電源轉(zhuǎn)換期間將 I/O 保持在正確的三態(tài)配置下。再以 Arria 10 為例，其技術(shù)規(guī)格將電源分為三個序列組(1、2、3)，并要求它們按升序排列為 1、2、3，然后按相反的順序降序排列：3、 2、1。